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DS3106
19
7.7
DPLL Architecture and Configuration
The T0 DPLL is a digital PLL with separate analog PLLs (APLLs) as output stages as well as some outputs that are
not cleaned up by an APLL. This architecture combines the benefits of both PLL types. See Figure 7-1.
Figure 7-1. DPLL Block Diagram
T0 DPLL
Locking
Frequency
T0
PFD and
Loop Filter
T0
Foward
DFS
T0
Feedback
DFS
DIG12
DFS
T0 selected
reference
OC3, OC6
T0CR1:T0FREQ[2:0]
OCRm:OFREQn[3:0]
OCR5:AOFn
T4CR1:T4FREQ[3:0]
T0CR1:T0FT4[2:0]
APLL
Output
Dividers
T0
Output
APLL
T0
APLL
DFS
APLL
Output
Dividers
T4
Output
APLL
T4
APLL
DFS
DIG12
DFS
2K8K
DFS
MCR6:DIG2SS
MCR6:DIG2F[1:0]
MCR6:DIG2AF
MCR6:DIG1SS
MCR6:DIG1F[1:0]
OUTPUT DFS
FSYNC
DFS
DIG2
DIG1
2K8K
ICRn:FREQ[3:0]
APLL
Output
Dividers
T0
Output
APLL2
T0
APLL2
DFS
2
FSYNC,
MFSYNC
OCR4:FSEN, MFSEN
FSCR1:8KINV, 2KINV
FSCR1:8KPOL, 2KPOL
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